ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。

软件特性

·RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；

·单内核VHDL和Verilog混合仿真；

·源代码模版和助手，项目管理；

·集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能；

·C和Tcl/Tk接口，C调试；

·对SystemC的直接支持，和HDL任意混合；

·支持SystemVerilog的设计功能；

·对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；

·ASIC Sign off。

·可以单独或同时进行行为（behavioral）、RTL级、和门级（gate-level）的代码。

软件优点

1、统一的混合语言模拟引擎，易于使用和性能

2、Verilog的原生支持，用于设计的SystemVerilog，VHDL和SystemC，用于有效验证复杂的设计环境

3、快速调试，易于使用，多语言调试环境

4、高级代码覆盖和分析工具，可实现快速覆盖范围

5、交互式和后期模拟调试可用，因此两者都使用相同的调试环境

6、强大的波形比较，便于分析差异和错误

7、统一覆盖数据库，具有完整的交互式和HTML报告和处理功能，可以在整个项目中理解和调试覆盖范

8、与HDL Designer和HDL Author相结合，可实现完整的设计创建，项目管理和可视化功能

安装步骤

1、在本站下载并解压，得到exe安装程序，双击主程序运行安装，点击下一步

2、点击浏览选择安装路径，点击下一步

3、点击同意

4、正在安装中，时间会比较长，耐心等待一会儿

5、创建桌面快捷方式，点击是